neox
/
projet-fpga
1
0
Fork 0
Code Issues Pull Requests Releases Activity
5 Commits 1 Branch 0 Tags 975 KiB
VHDL 100%
Go to file
Adrien Bourmault 0b57bc4987
Générateur trames et bit_0,1_dcc code ok 		2022-03-21 10:47:55 +01:00
Compteur_Tempo.vhd Registre_DCC fonctionnel 2022-03-21 10:29:51 +01:00
DCC_Bit_0.vhd Générateur trames et bit_0,1_dcc code ok 2022-03-21 10:47:55 +01:00
DCC_Bit_1.vhd Générateur trames et bit_0,1_dcc code ok 2022-03-21 10:47:55 +01:00
DCC_Bit_1_TB.vhd Générateur trames et bit_0,1_dcc code ok 2022-03-21 10:47:55 +01:00
Diviseur_Horloge.vhd Registre_DCC fonctionnel 2022-03-21 10:29:51 +01:00
Generateur_Trames.vhd Générateur trames et bit_0,1_dcc code ok 2022-03-21 10:47:55 +01:00
LICENSE Add LICENSE 2022-03-21 09:28:30 +00:00
Nexys4DDR_Master.xdc Registre_DCC fonctionnel 2022-03-21 10:29:51 +01:00
README.md Update README.md 2022-03-21 09:28:53 +00:00
Registre_DCC.vhd Registre_DCC fonctionnel 2022-03-21 10:29:51 +01:00
Registre_DCC_TB.vhd Registre_DCC fonctionnel 2022-03-21 10:29:51 +01:00

README.md

Projet FPGA